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Título : Perpendicular STT-MTJs with Double Reference Layers and its Application to Downscaled Memory Cells
Autor : Lanuzza, Marco, director
Garzón Córdova, Esteban José
Palabras clave : Nanoelectrónica -- Investigaciones -- Tesis y disertaciones académicas.
Materiales nanoestructurados.
Circuitos integrados.
Fecha de publicación : 2019
Editorial : Quito
Citación : Tesis (Magíster en Nanoelectrónica), Universidad San Francisco de Quito, Colegio de Posgrados; Quito, Ecuador, 2019
Resumen : El diseño del chip presenta problemas debido al escalamiento de dispositivos a medida que el nodo tecnológico llega a sus límites físicos. La ruta para el desarrollo de nodos de 7nm en adelante se ha trazado, y superar los problemas de potencia y disipación de energía se ha convertido una parte fundamental para el diseño de chips...
Descripción : Chip design presents problems due to scaling as the technology node reaches to the physical limits. The roadmap to 7nm technology node and beyond is already traced and overcome the problems in power and energy dissipation have become a fundamental part in the chip design...
URI : http://repositorio.usfq.edu.ec/handle/23000/8398
Aparece en las colecciones: Tesis - Maestría en Nanoelectrónica

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