Por favor, use este identificador para citar o enlazar este ítem: http://repositorio.usfq.edu.ec/handle/23000/8398
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Campo DC Valor Lengua/Idioma
dc.contributor.advisorLanuzza, Marco, director-
dc.contributor.authorGarzón Córdova, Esteban José-
dc.date.accessioned2019-10-17T00:24:46Z-
dc.date.available2019-10-17T00:24:46Z-
dc.date.issued2019-
dc.identifier.citationTesis (Magíster en Nanoelectrónica), Universidad San Francisco de Quito, Colegio de Posgrados; Quito, Ecuador, 2019es_ES
dc.identifier.urihttp://repositorio.usfq.edu.ec/handle/23000/8398-
dc.descriptionChip design presents problems due to scaling as the technology node reaches to the physical limits. The roadmap to 7nm technology node and beyond is already traced and overcome the problems in power and energy dissipation have become a fundamental part in the chip design...es_ES
dc.description.abstractEl diseño del chip presenta problemas debido al escalamiento de dispositivos a medida que el nodo tecnológico llega a sus límites físicos. La ruta para el desarrollo de nodos de 7nm en adelante se ha trazado, y superar los problemas de potencia y disipación de energía se ha convertido una parte fundamental para el diseño de chips...es_ES
dc.format.extent88 h.es_ES
dc.language.isoenes_ES
dc.publisherQuitoes_ES
dc.rightsopenAccesses_ES
dc.rights.urihttp://creativecommons.org/licenses/by-nc-sa/3.0/ec/es_ES
dc.subjectNanoelectrónica -- Investigaciones -- Tesis y disertaciones académicas.es_ES
dc.subjectMateriales nanoestructurados.es_ES
dc.subjectCircuitos integrados.es_ES
dc.subject.otherTecnologíaes_ES
dc.subject.otherIngeniería electrónicaes_ES
dc.titlePerpendicular STT-MTJs with Double Reference Layers and its Application to Downscaled Memory Cellses_ES
dc.typebachelorThesises_ES
Aparece en las colecciones: Tesis - Maestría en Nanoelectrónica

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