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  4. Tesis - Maestría en Nanoelectrónica
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Campo DC Valor Lengua/Idioma
dc.contributor.advisorLanuzza, Marco, dir.-
dc.contributor.authorChávez Jácome, José Félix-
dc.date.accessioned2020-11-04T15:03:29Z-
dc.date.available2020-11-04T15:03:29Z-
dc.date.issued2019-
dc.identifier.citationTesis (Magister en Nanoelectrónica), Universidad San Francisco de Quito , Colegio de Posgrados; Quito, Ecuador, 2019es_ES
dc.identifier.urihttp://repositorio.usfq.edu.ec/handle/23000/9182-
dc.descriptionThe present work details the construction of a simulation framework from architecture to system level by considering a 0.8V FinFET technology and the single- and double-barrier magnetic tunnel junction (MTJ)...es_ES
dc.description.abstractEl presente trabajo detalla la construcción de una plantilla de simulación desde el nivel de arquitectura hasta el nivel de sistema considerando una tecnología FinFET de 0.8V con unión de túnel magnético de barrera simple y doble (MTJ)...es_ES
dc.format.extent86 h.es_ES
dc.language.isoenes_ES
dc.publisherQuitoes_ES
dc.rightsopenAccesses_ES
dc.rightsAtribución-NoComercial-SinDerivadas 3.0 Ecuador*
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/3.0/ec/*
dc.subjectNanoelectrónica - Arquitectura - Tesis y disertaciones académicases_ES
dc.subject.otherTecnologíaes_ES
dc.subject.otherIngeniería electrónicaes_ES
dc.titleArchitecture to System Level Analysis of DMTJ-based Cache Memoryes_ES
dc.typemasterThesises_ES
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